VERTHL은 SystemVerilog 대안으로 설계된 하드웨어 설명 언어입니다.합성 가능한 RTL에 대한 최적화 된 구문, 기존 SystemVerilog Codebase와의 상호 운용성 및 개발 지원 도구에 의한 생산성을 제공합니다.
